10 nm Lg多门MOSFET技术 由于三门MOSFETs（也称为FinFETs [2.1]）已经在22 nm CMOS技术节点上被采用，因此人们普遍认为需要多门结构来将MOSFET门的长度扩展到10 nm及以下。 在这种情况下，GAA MOSFET设计可以实现优越的静电完整性。众所周知，过程诱导的晶体管性能的变化是晶体管进一步小型化的重大挑战之一。 本文比较了GAA MOSFET与理想的绝缘子上硅（SOI）FinFET设计的性能和可变性，也考虑了系统和随机变化。还评估了GAA MOSFET技术在降低六个晶体管（6-T）SRAM电池的最小工作电压（Vmin）和面积，以促进增加晶体管密度方面的优点。 通过计算机辅助设计（TCAD）三维（三维）器件模拟研究的SOI FinFET和GAA MOSFET结构。根据4/3 nm技术节点的ITRS规范，栅极长度（Lg）为10 nm，等效氧化物厚度（EOT）为0.62 nm。 假设升高的源极/漏极区域是由选择性外延生长原位掺杂Si（2×1020cm-3）形成的；源极/漏极延伸具有高斯横向（1-D）掺杂曲线，并且在升高的源极/漏极区域的边缘具有峰值浓度。欧姆触点（4×10-9Ω-cm2）位于升高源/漏区域的顶部表面。栅极间距固定在30 nm，标称供电电压VDD为0.68 V。 使用漂移-扩散输运、量子约束的密度梯度模型、带隙缩小效应、飞利浦和高场退化模型。由于应变诱导的迁移率增强随着Lg的增加而减少。晶体管阈值电压VT定义为漏极电流ID为100 nA×Weff/Lg时的电压。 晶体管接通电流ION定义为漏极电流ID，用于栅极电压VG = VDD和漏极电压VD = VDD。晶体管断开状态电流IOFF被定义为漏极电流ID，用于栅极电压VG = 0 V和漏极电压VD = VDD。排水诱导的屏障降低（DIBL）和阈下摆动（SS）也包括在内。 一个基于物理的分析模型被校准为线性和饱和操作区域的模拟I-V特性，并预测6-T SRAM细胞的性能和估计细胞产量。该校准的晶体管I-V模型与FinFETs和GAA MOSFETs的TCAD模拟非常匹配。 阈值电压（VT，定义为电压，其中漏极电流ID为100 nA×Weff/Lg）和关电流（IOFF，定义为漏极电流ID，对于栅极电压VG = 0 V和漏极电压VD = VDD）的Lg依赖性。对于FinFETs和GAA MOSFETs，使用紧凑的模型都可以准确地捕捉到短通道效应。 对于多栅mosfet，由于侧栅影响信道宽度WSi，因此VT依赖于信道宽度。由于FinFET依赖于一个窄翅片（小WSi）来抑制离态泄漏电流，因此它比GAA MOSFET对WSi的变化更敏感，后者在本工作中具有短而宽的通道设计。显示了VT和IOFF对WSi的敏感性。量子约束效应在FinFETs和GAA MOSFETs中都可以看到，尤其在WSi低于10 nm时尤为明显。同样，在紧凑的模型和三维TCAD设备模拟之间有一个很好的匹配。 近年来，抑制随机性能变化的重要性增加了，因为它们最终限制了电源电压（因此是功耗）可以降低的程度。SRAM单元等存储元件的最小工作电压（Vmin）是由生产产量要求设定的。在所有随机变化源中，栅线边缘粗糙度（LER）2.16-2.17、随机掺杂剂波动（RDF）2.18-2.20和金属栅功函数变化（WFV）2.21-2.25通常具有最大的影响。因此，本文研究了FinFETs和GAA MOSFETs的这些变异来源。 为了研究栅极线边缘粗糙度（G-LER）的影响，对250个器件按照所述的方法进行了1nm（均方根值）粗糙度和10 nm相关长度（遵循光刻的ITRS规范）的三维器件模拟。FinFETs和GAA MOSFETs的G-LER诱导的VT变化（σVT）。使用阻抗场法（IFM），来评估RDF对每个设计的5000个器件的影响。结果显示，RDfin诱导的变异相对较小。这是因为在本研究中，FinFET和GAA MOSFET器件的通道区域具有较低的标称掺杂剂浓度（1×1015cm-3）。 先前的研究表明，理论上和实验上，WFV将是纳米尺度器件中随机变化的主要来源，特别是在本研究中器件的未掺杂通道区域。在这项工作中，假设栅极材料为氮化钛。各晶粒方向的工作函数值和发生概率总结为。再次使用阻抗场法（IFM），来评估每个设计的5000个器件的WFV诱导变化。 参考文献： 1、基于CMOS技术的红外接收芯片前端设计及实现；贾晓钦；电子科技大学 2、后摩尔时代的基于一维纳米材料的CMOS技术；彭练矛、梁学磊、陈清、张志勇、王胜； 北京大学电子学系,纳米器件物理与化学教育部重点实验室